Reducing Cache Coherence Traffic with Hierarchical Directory Cache and NUMA-Aware Runtime Scheduling

Article Details
Title:	Reducing Cache Coherence Traffic with Hierarchical Directory Cache and NUMA-Aware Runtime Scheduling
Article URLs:	https://doi.org/10.1145/2967938.2967962 http://ieeexplore.ieee.org/document/7756760/ https://www.wikidata.org/entity/Q61730779
Alternative Article URLs:
Authors:	Paul Caheny	Barcelona Supercomputing Center Universitat Politècnica de Catalunya, Departament d’Arquitectura de Computadors
	Marc Casas	Barcelona Supercomputing Center Universitat Politècnica de Catalunya, Departament d’Arquitectura de Computadors
	Miquel Moretó	Barcelona Supercomputing Center Universitat Politècnica de Catalunya, Departament d’Arquitectura de Computadors
	Hervé Gloaguen	Bull Atos Technologies
	Maxime Saintes	Bull Atos Technologies
	Eduard Ayguadé	Barcelona Supercomputing Center Universitat Politècnica de Catalunya, Departament d’Arquitectura de Computadors
	Jesús Labarta	Barcelona Supercomputing Center Universitat Politècnica de Catalunya, Departament d’Arquitectura de Computadors
	Mateo Valero	Barcelona Supercomputing Center Universitat Politècnica de Catalunya, Departament d’Arquitectura de Computadors
Sharing:	Unknown
Verification:	Authors have not verified information
Artifact Evaluation Badge:	none
Artifact URLs:
Artifact Correspondence Email Addresses:
NSF Award Numbers:
DBLP Key:	conf/IEEEpact/CahenyCMGSALV16
Author Comments:

IEEE/ACM Intl. Conf. on Parallel Architectures and Compilation Techniques, PACT 2016